刚入行那会，愚钝如俺，总觉得哪里不对劲，
这产品截面图咋跟学校里学的不一样呢？什么元胞、什么cell pitch，一概没学过，都是啥玩意！
后来才慢慢回过味儿，学校里教的，都是集成电路芯片，但功率器件领域，多是分立器件。
想把功率器件学明白，先得搞清楚这二者之间的区别。
功率半导体技术，包括功率器件和功率集成电路（功率IC），
前者是分立元件，目前热门的SiC MOSFET，属于此类，
后者是集成电路，典型产品如驱动IC、电源管理IC等，
功率器件包括两类：分立器件、功率模块，
功率IC包括两类：电源管理IC、驱动IC，
如上，看左边的扇形图，
2022年，功率半导体市场总额632亿美元，功率器件占比48.9%，功率IC占比51.1%，基本持平。
再看右边的柱状图，
从2020年起，宽禁带功率半导体市场（主要为SiC、GaN）迅速增长，
但目前硅基功率半导体仍然占据大部分功率半导体市场，且预计未来5~10年仍将保持领先地位，
究其原因，不外乎制造工艺先进、成本优势明显，以及成熟的产业链生态系统。
再具体说说功率器件，
如上，这是功率MOSFET结构示意图，
功率器件可以看成由两部分组成的元件：耐压层（VSL）+低压控制元件，
所谓VSL，便是漂移区，器件最终的击穿电压BV，基本由这一区域承担，
而低压控制元件，即为顶部并联的元胞区，这部分区域接受外界输入的低压驱动信号（VGS），决定器件的工作状态。
这里涉及分立器件和集成电路器件的核心区别，
集成电路芯片，是将不同类型的元件（晶体管、电阻、电容、二极管、驱动芯片等）及其互连，制造在单一芯片中，
此间关键有二，
一则，这些元件共享同一块衬底（同一片晶圆），
二则，这些元件的互连，在单颗芯片内部完成。
而功率器件的本质是什么？
顶部并联的元胞 + 底部串联的漂移区和衬底，
如上，我标注了标准元胞区域，这是两个元胞并联的截面图，
功率MOSFET的有源区，并非单一的晶体管，而是由成千上万个完全相同的微小晶体管单元紧密排列，再通过并联连接而成。
多数截面图只给出单元胞结构，不容易想象整个有源区的情形，
从上图可以看到，每个元胞都有独属于自己的沟道、栅介质和欧姆接触区，
电子从源极流入后，分散流经所有并联的元胞沟道，再汇合流向漏极，
相同的芯片面积下，并联的元胞越多，器件能承受的总电流（额定电流）就越大，
为什么会这样？
因为相同芯片面积下并联的元胞越多，沟道密度越大，沟道电阻越低，
在沟道电阻占比较高的器件里（如650V~1200V SiC MOSFET），如此设计可以显著降低器件电阻。
但并联元胞数量也不是越多越好，因为数量增多要求元胞间距（cell pitch）缩小，而这又会导致JFET区电阻、源极接触电阻等其他电阻的增大，
比如这张图，横轴是元胞密度，纵轴是比导通电阻，
为什么平面MOS呈现U形，而沟槽MOS随着元胞密度的增大，电阻单调降低？
因为对平面MOS而言，随着元胞密度的增大（元胞间距的减小，比如从10μm降到5μm），每平方厘米芯片中包含的沟道数量随之增大，沟道电阻因而降低，
但元胞密度继续增大，JFET区电阻开始急剧增大，
因为相邻P阱的间距太小，耗尽区严重挤压导电路径，电流拥挤效应导致JFET区电阻骤增。
换言之，对平面MOS而言，元胞密度的增大应该存在某个临界点，
在此之前，沟道电阻降幅胜过JFET电阻增幅，于是总电阻降低，
在此之后，JFET电阻增幅胜过沟道电阻降幅，于是总电阻增大。
那么沟槽MOS为什么不存在这样一个临界点？
如上，传统沟槽MOS的结构示意图，
电子从沟道出来后，直接向下进入漂移区，不需要在两个相邻P阱之间的狭窄通道中堵车。
沟槽MOS之所以未出现该现象，是因为沟槽的存在直接隔绝了相邻P阱区，相当于消除了JFET区。
说回功率器件的结构，
顶部并联的元胞 + 底部串联的漂移区和衬底or耐压层（VSL）+低压控制元件，
在并联元胞层下方，是一个相对较厚的低掺杂半导体层，称为漂移区。
漂移区的关键作用，是在关断状态下，承担施加在漏极之上的高电压，其厚度和掺杂浓度决定了器件的击穿电压。
所有元胞的栅极和源极，要通过某种方式实现互连。
从截面图可以直观看到源极如何互连，在栅源介质（灰色区域）之间及之上，均为源极金属，以此实现不同元胞的源极电气互连。
从截面图看，各个元胞的栅极是相互隔绝的，其实不然，因栅极互连在垂直于纸面方向实现，截面图中不能直观看到。
这种三维结构图，可以看到器件纵深，更加直观，
这是三种经典SiC MOSFET器件，从左到右，依次是ROHM的DT-MOS，目前主流的商用平面型MOS，以及Infineon的AT-MOS。
图中的Pitch，便是一个元胞的尺寸，
以Device B为例，看它的P+区，可以看到，P+区在器件纵深方向是间断的，
换言之，在版图设计上，P+区这层版，是方胞形状，而非条胞形状，
这种设计在截面图看不到，只有在俯视图/三维结构图视角才能直观看到。
二维仿真针对截面图，版图针对俯视图，两者都会，才能建立三维、立体的认知。
如果从耐压层（VSL）的角度看，功率器件的发展历程，即通过优化VSL，以实现更高的击穿电压、更低的导通电阻，以及更快的开关速度的过程。
根据不同的关断状态电荷，VSL可分为三类：
1）R-VSL，电阻型VSL，具有电离施主or受主电荷，如功率MOSFET的漂移区，
2）J-VSL，结型VSL，内部PN结中具有电离施主and受主电荷，如超结结构，
3）C-VSL，电容型VSL，具有MIS（金属-绝缘体-半导体）结构耦合电荷and电离电荷，如高K介质结构。
如上，三种VSL示意图，
先看R-VSL，轻掺杂的N漂移区相当于一个长条电阻，峰值电场出现在靠近漂移区顶部的PN结界面处，
电场分布呈三角形，这意味着从峰值电场处开始，随着深入半导体内部，电场线性下降。
采用这种耐压层的典型器件，是VDMOS。
再看J-VSL，N漂移区被交替出现的P柱/N柱取代，此即超结结构，
关断状态下，P柱/N柱互相耗尽，若设计精确，则电荷精准平衡，电场分布呈梯形，相同厚度的耐压层可以实现更高BV（电场分布围成的面积更大）。
还有C-VSL，可以看到漂移区中存在一个个MIS结构，
具体来说，就是在漂移区里周期性地引入高K介质、场板等结构，
利用MIS结构的耦合电荷，起到电荷补偿作用，使电场在漂移区中的分布更加均匀，实现增大BV之效果。
这里提一句，为了提升BV，降低耐压层中的峰值电场至关重要，
因为峰值电场影响碰撞电离速率，而雪崩击穿是由碰撞电离引起。
无论结终端还是RESURF（reduced surface field，降低表面电场）技术，目的都是重塑半导体表面的电场分布，
只不过前者针对终端区，后者针对有源区。
而J-VSL、C-VSL的本质，是通过引入相反电荷，在耐压层内部终止电场线，避免电场线延伸至耐压层边界，
由此，可以在不损害BV的前提下，采用更高掺杂浓度，进一步减小导通电阻。
换言之，通过保持内部相反电荷的平衡，可以实现高掺杂。
这些相反电荷，可以是J-VSL中的电离电荷，也可以是C-VSL中的耦合电荷。
再详细聊聊功率MOSFET中的两大类型：平面MOS与沟槽MOS，
前者是平面栅结构，后者是沟槽栅结构，
以SiC器件为例，解释这两种器件的区别，
如上，SiC Planar MOSFET（平面型MOSFET）的基本结构，
对Si VDMOS（Vertical Double-diffused MOSFET，垂直双扩散MOSFET）而言，核心工艺是——通过高温热扩散形成P-body和N+源区（双扩散），从而精确控制沟道长度。
但SiC器件无法沿用扩散工艺，原因是常用杂质在SiC材料中的扩散系数极低，
换言之，欲实现类似的扩散深度，所需的温度远高于栅极材料多晶硅所能承受的温度。
解决方案，是离子注入工艺。
通过某些方式，使P-base和N+源区的注入掩膜边缘分离，以此定义沟道长度。
从这里也能看到两种称呼的区别，
SiC平面MOSFET，是目前业界的通用叫法，以与沟槽MOSFET区分，强调技术路线的不同。
而更加学术的叫法，应该是SiC VDMOS，
但也有问题，因为SiC器件虽然也是垂直型器件（GS在正面，D在背面），但并未像Si器件那样，采用两次扩散工艺，
V则V矣，D则名不副实。
不过一般也不会细究，知道此间差异即可。
1997年，离子注入工艺首次被证明可用于制备SiC MOSFET，
当时使用的是6H-SiC材料，且制备的是积累型器件（Accumulation-mode），
啥叫积累型器件？
看上面那张图，标注“Base”的区域，是沟道区，
正向导通状态下，那块区域的半导体材料表面，即为沟道。
目前的商用SiC MOSFET产品，都是反型器件，即，Base区是P型掺杂，正向导通状态下，通过栅压的变化，促使Base区表面载流子类型反转，变成N型，以建立电流路径。
但三十年前，业界刚开始研究SiC MOSFET时，多从积累型器件入手，
即，Base区是N型轻掺杂，如上，
可以看到，gate和栅氧下方区域是N-，而非P-base，N-下方有一横向延伸的P区，
通过调整N-区、P区参数，确保栅压为0时，N-区完全耗尽，以实现常关功能，
栅压为正，在N-区表面形成积累型沟道（N-区中电子为多子），从而连接源漏。
为什么先研究积累型器件？
因为90年代，SiC/SiO2界面的质量太差，反型层沟道迁移率极低（只有几cm²/V·s），器件导通电阻极大，以至于失去SiC材料的优势。
于是采用积累型器件，可获得更高的沟道迁移率。
但积累型器件的问题有二，
1）P区对栅氧的保护效果较差，栅氧可靠性存疑，
2）为实现常关功能，对工艺精度要求较高，Vth不够稳定。
这里要提及SiC器件的另一特点——栅氧可靠性问题。
看第一张图，有一P+ Shield区，这是SiC平面MOS的独特之处——它不能简单复制Si VDMOS的结构设计。
为什么会这样？
关键，还是两种材料的临界击穿场强差异。
SiC材料的临界击穿场强，大概是Si的10倍，
之前这篇文章提到，这10倍的EC差距，带来1000倍的Ron,sp降低，
宽禁带半导体器件优势之由来
但凡事都有利弊，10倍EC带来的负面影响，是栅氧可靠性问题。
Si MOSFET，氧化层（SiO₂）在阻断状态下的稳定性通常足够优异。
SiC MOSFET，氧化层（SiO₂）在阻断状态下的稳定性较差，因为SiO₂需要承受更高的电场强度，从而引发局部击穿或缺陷。
也就是说，在Si功率器件中，随着电场强度的提升，最先击穿的，一般是Si材料，而不是SiO₂。
因此不需要额外关注SiO₂的稳定性。
但在SiC功率器件中，随着电场强度的提升，最先击穿的，很可能是SiO₂，
所以需要额外关注SiO₂的稳定性。
这正是P+ Shield区的一大作用，
P+ Shield区的另一关键作用，是防止P区发生穿通（Punch-Through），
简言之，高压下，如果P区浓度太低，或厚度不足，耗尽区会完全贯穿P区，击穿电压大幅降低。
再说说SiC MOSFET导通电阻的成分，主要包括沟道电阻、漂移区电阻、JFET电阻、衬底电阻，占比较小的部分还有欧姆接触电阻、积累区电阻、源区电阻等，
这张图，给出SiC Planar MOSFET总电阻、各成分电阻随BV的变化关系，星号表示2014年最先进的SiC MOSFET技术。
沟道电阻、衬底电阻不随BV的变化而变化，原因很简单，BV的提升主要凭借外延层厚度的增大，这与沟道设计、衬底参数基本无关。
漂移区电阻与BV，基本呈线性关系，同样是因为漂移区电阻随外延层厚度增大而增大。
漂移区电阻和沟道电阻的交汇点（红线和紫线），大概在1.7kV，
在此之前，沟道电阻占比更大，
在此之后，漂移区电阻开始反超。
换言之，1.7kV以下的中低压器件，欲降低电阻，设计要点在沟道、衬底，
1.7kV以上的高压器件，欲降低电阻，设计要点转向漂移区。
然而对SiC器件而言，远低于理想值的沟道迁移率（实际只有20cm²/V·s左右）使得器件电阻难以进一步降低，
而栅氧工艺短期内很难有质的突破，因此部分公司将思路转向另一种器件——SiC Trench MOSFET，
先回顾平面型SiC MOSFET结构，如上，
绿色的栅极（导体）被黄色的栅介质（绝缘体）包裹，位于红色or蓝色的半导体材料之上，
栅极区域，半导体材料表面平整，此即平面型。
1990年代，为进一步降低导通电阻，功率半导体行业从Si平面栅功率MOSFET过渡到Si沟槽栅MOSFET。
最初，业界试图直接复制Si沟槽栅MOSFET结构，以制造沟槽型SiC MOSFET，
器件结构如上，
棕色的栅极（导体）被黄色的栅介质（绝缘体）包裹，二者位于红色or蓝色的半导体材料之间，
换言之，在半导体表面，隔一段距离挖一个沟槽，向其中填充栅介质和栅极材料，此即沟槽栅结构。
当时SiC材料的离子注入工艺尚不成熟，因此采用外延工艺制备P-base和N+源区，
这种结构并不适用于SiC材料，原因有二，
1、关断状态下，栅介质承受的电场强度太大，使器件提前击穿。
Si器件不存在这问题，究其原因，SiC材料的临界击穿场强远高于Si（10倍左右），
这一差异的结果是——在Si功率器件中，随着电场强度的提升，最先击穿的，一般是Si材料，而不是SiO₂，
因此不需要额外关注SiO₂的稳定性。
但在SiC功率器件中，随着电场强度的提升，最先击穿的很可能是SiO₂，
所以需要额外关注SiO₂的稳定性。
另外在沟槽型SiC MOSFET中，由于栅介质位于沟槽底部，深入半导体材料之中，
相比位于半导体材料表面的平面型SiC MOSFET的栅介质，前者会承受更高电场，更容易提前击穿。
2、关断状态下，P-base区上下耗尽区贯通，使其发生穿通击穿，为解决此问题需采用厚度较大的P-base，但这样又会使沟道电阻骤增。
沟槽型SiC MOSFET的设计关键，就是通过合适位置、合适参数的屏蔽区，分担栅介质电场，确保器件可靠性，同时不至于明显影响电流密度。
第一种改进结构如上，1995年提出，
在沟槽下方设置P屏蔽区，关断状态下利用P屏蔽区与N漂移区形成的PN结，分担电场，以降低栅介质承受场强。
P屏蔽区会增大导通电阻，因此在其两侧设置JFET区，高浓度N型掺杂，确保足够的电流密度。
P-base左侧的P+区用于防止P阱穿通。
后来三菱等公司对这种结构有诸多研究，它的最大问题在于，槽底的P屏蔽区如何与源极短接？
只能在器件纵深方向通过版图与源极短接，但会导致短路能力等一系列问题，目前量产沟槽型SiC MOSFET的公司，很少采用这种路线。
第二种改进结构如上，2011年由ROHM提出，是为DT-MOS，
在源极区域和栅极区域同时刻槽，形成双沟槽结构，对源槽的侧壁及底部进行注入，形成P屏蔽区，以此保护栅介质。
这张图源槽和栅槽同样深，这是ROHM第三代SiC MOSFET产品的设计，
在第四代产品中，源槽深度远大于栅槽，以提供更优异的保护效果。
亦有研究证明，如此设计可以显著提升器件的UIS能力。
文献解读——四种商用SiC MOSFET器件UIS能力对比
第三种改进结构如上，2017年由Infineon提出，是为AT-MOS，
特点是：牺牲一半导电沟道，对栅沟槽一侧及部分底部进行离子注入，形成呈半包状的屏蔽区，以保护栅介质。
为弥补电流密度的损失，将导电沟道做在（11-20）晶面，该晶面是已知迁移率最高的4H-SiC晶面，因此AT-MOS的电流密度并未呈现劣势。
第四种改进结构如上，2013年由丰田提出，
特点是：将沟槽底部的栅介质做厚，以提升其抗击穿能力，同时可以降低栅漏电容，提升开关特性。
原报道证明，加厚底部栅介质对导通电阻的影响很微弱，仅增加2%，而Eox降低36%，Qgd降低38%，
这张图，是ROHM SCT4045DEC11产品的栅槽TEM图像，右图分辨率更高，
可以看到，沟槽底部的SiO2层，厚于沟槽侧壁的SiO2层，
不知道ROHM采用的工艺，是否与丰田当年开发的厚介质工艺有关？
另一种重要结构，原文没有提及，补充在此，
如上，2016年的报道，来自AIST，
沟槽两侧通过MeV级离子注入，形成较深的Buried P区，以保护栅介质。
这张图中，沟槽底部也设有P区，但为电流密度考虑，很多研究机构不在槽底设P区，只在两侧设计Buried P区，
博世等公司对此结构做过大量研究，商用产品亦采用此路线。
简单总结一下，
1、SiC Planar MOSFET无法沿用Si VDMOS的双扩散工艺，采用离子注入工艺形成P-base和N+源区。
2、1990年代，SiC MOSFET发展初期，因其反型层沟道迁移率太低，主要研制积累型器件，缺点是栅氧可靠性存疑、Vth不稳定。
3、1.7kV以下的中低压器件，欲降低电阻，设计要点在沟道、衬底，1.7kV以上的高压器件，欲降低电阻，设计要点转向漂移区。
4、在半导体表面，隔一段距离挖一个沟槽，向其中填充栅介质和栅极材料，此即沟槽栅结构。
5、沟槽型SiC MOSFET中，由于SiC材料的临界击穿场强远高于Si，且栅介质位于沟槽底部，深入半导体材料之中，因此关断状态下，栅介质承受的电场强度较大，使器件提前击穿。
沟槽型SiC MOSFET的设计关键，就是通过合适位置、合适参数的屏蔽区，分担栅介质电场，确保器件可靠性，同时不至于明显影响电流密度。
6、五种经典改进结构，包括槽底设置屏蔽区结构、双沟槽结构、不对称屏蔽区结构、底部栅介质加厚结构，以及两侧屏蔽区结构。
接下来，从器件结构出发，聊聊我对功率MOSFET的理解，以及如何寻找创新idea。
如上图，左边为VDMOS，平面型功率MOSFET。
右边为TMOS，沟槽型功率MOSFET。
其间区别，便是导电沟道由横向改为纵向。
倘若想对这两种经典结构，做出某些改进，该从何处入手？
寻找问题至关重要。
已有的器件结构尚存在哪些问题？
以VDMOS为例。
击穿特性与导通特性的折中能否进一步提升？
短路能力与导通特性的折中能否进一步提升？
开关损耗与导通损耗的折中能否进一步提升？
诸如此类的问题，不计其数。
往深了想，如何识别这些问题？
细化对器件认知的颗粒度。
颗粒度越细，越有可能产生更多的想法。
比如，你的目标是降低器件的导通电阻Rdon。
初学者往往无意识地将Rdon看作一个整体，这颗粒度太粗糙，看不到问题，理所应当。
如果将颗粒度细化，会发现，自上而下，器件的电阻成分包括欧姆接触电阻、沟道电阻、JFET区电阻、漂移区电阻和衬底电阻，你的idea针对哪一部分？
如果是欧姆接触电阻，那就要考虑改变金半接触的材料？增大欧姆接触的面积？调整欧姆退火的条件？
如果是沟道电阻，那就要考虑是积累型沟道还是反型层沟道？是提升迁移率还是减小沟道长度？
如果是漂移区电阻，那就要考虑是否利用电导调制效应？或者引入超结结构？
每个参数背后，都藏有无穷的细节，果壳之中，亦有宇宙。
面对最普通的参数Rdon，初学者的心中波澜不惊，进阶者的脑海已转过万千思绪。
学得越深，你看到的细节越纷繁、越庞大。
化繁为简，是统领全局的战略能力。由简入繁，是深耕细作的战术能力。
思考器件结构，我常从以下几个角度出发，寻找问题。
（1）从器件性能的角度（2）从版图设计的角度（3）从终端区的角度
还是以VDMOS为例。
初学者只关注它的导通特性和击穿特性，想方设法减小导通电阻、增大击穿电压。但，这只是最基本的静态电性能，所有人都能想到。
进阶者开始关注它的动态电性能，电容特性、开关特性、体二极管特性。任何一种特性的优化，都能找到上百篇文献专利。
到这阶段，会惊喜地发现，闪转腾挪的空间仍然充足。
再进一步，开始关注它的可靠性，雪崩耐量如何？短路能力是否有优化空间？阈值电压稳定性能否再作提升？
到这时，你再不会为没有idea发愁，反而担心有限的时间不足以打磨充足的想法。
更重要的是，静态特性、动态特性和可靠性，这三部分并非相互独立，而是互相影响、相互交织。
某种经典结构，显著提升了导通特性，却对其他特性有所损害。
任何一种结构，必然有得有失，不存在所有特性都完美无缺的结构。
缺点所在，便是优化空间，端看你能发掘多少。
翻阅已有的功率MOSFET器件结构类文献专利，大都是在器件截面图做文章。
调整注入区形状、在某个区域刻槽、在某个区域形成金半接触……
这些idea只考虑了器件的侧视图，只是在二维层面绣花。
还有一部分idea，跳出了器件截面的限制，以俯瞰的视角打量器件，寻找优化空间。
器件的版图布局是什么样？元胞结构是条形、方形、六角还是八边形？
器件的三维结构，有没有进一步优化的空间？比如在纵深方向挖个槽，做成类似FinFET结构。比如在纵深方向开个孔，形成金半接触。
写几个截面图专利后，不妨挑战下自己，试一试优化器件的三维结构。
经历了三维结构的构思绘图，对目力不可及的微观结构的想象，越发轻松。
一颗VDMOS芯片，从中心到边缘，依次是有源区、过渡区和终端区。
终端结构是哪种？FLR？JTE？场板？磨角终端？
无论哪种，本质上，都是在调节终端区的电场分布，防止边缘提前击穿。
次一级问题，终端工艺能否与有源区工艺兼容？终端结构能否占据更小的芯片面积？雪崩电流是从有源区走还是从终端区走？
再说说沟槽型功率MOSFET。
比如碳化硅TMOS，典型结构是在栅极区域挖槽，将栅电极做到半导体材料内部。
然而，SiC材料的临界击穿场强不同于Si，使得SiC TMOS中，栅沟槽底角附近的栅介质容易击穿，因此需要设法降低该处的电场强度。
在此基础上，衍生出一大堆改进结构，比如ROHM的源极区域挖槽、Infineon的不对称屏蔽、住友的接地双掩埋等等。
可以看到，这三种改进结构，本质上，都是在器件中形成P型屏蔽区，利用P屏蔽区与N漂移区形成的PN结，分担栅介质电场强度，从而提升器件可靠性。
只不过，P屏蔽区的位置、形成方式，有所不同。
先有问题，再有idea。
当你心中常存几十上百个问题，idea自会源源不断从心底涌出。
欢迎加入功率器件交流圈，
功率器件交流圈
关注 @晏北 ，理解芯片与经济~
参考《The Present Status and Future Developments of Si-Based Power Semiconductor Technologies》、《The Trench Power MOSFET: Part I—History, Technology, and Prospects》、《Silicon Carbide Power Devices: Progress and Future Outlook》
